华为发表韬(τ)定律：以时间缩微替代几何缩微

5月25日，在上海举行的IEEE国际电路与系统研讨会(ISCAS 2026)上，华为董事、半导体业务部总裁何庭波发表题为「半导体新路径探索与实践」的主旨演讲，正式提出了指导半导体产业发展的新原则——韬(τ)定律。

核心思路：从空间到时间

主导半导体产业半个多世纪的摩尔定律，核心逻辑是「几何缩微」——把晶体管做得越来越小。但这条路已逼近物理极限：先进制程下单个晶体管的成本不再下降，单颗尖端芯片的设计成本突破十亿美元。

韬(τ)定律提出的思路是：不再以晶体管面积作为核心衡量标准，转而将时间常数τ定为核心优化目标。τ代表信号在芯片中传播所需要的时间——信号跑得越快、路径越短、延迟越低，单位时间内能处理的数据就越多，晶体管密度和性能自然提升。

几何缩微沦为降低时间损耗的手段之一，时间缩微成为新的底层范式。

时间常数τ的层级函数关系覆盖皮秒到秒、纳米到千米——从晶体管开关响应到数据中心任务处理，计算体系各层级围绕τ实现系统性缩减。

四层级协同优化体系

华为构建了贯穿器件、电路、芯片到系统的多层级协同优化体系，每层有独立的τ缩减路径：

器件层面——优化晶体管和互连电阻及寄生电容，从物理底层最大限度缩微器件级τ。依托载流子迁移率提升、应力工艺、高介电常数金属栅极、环绕栅极架构改良等技术手段。

电路层面——通过 逻辑折叠(LogicFolding) 技术突破传统平面布局的物理边界。传统电路在二维平面上布线，信号左冲右突；逻辑折叠将电路从「一层楼」扩展成「多层楼」，把关键路径纵向叠放，大幅缩短走线长度并降低电阻和电容负载。

芯片层面——「软件、架构、芯片」全栈协同设计，基于实际工作负载实现指令流和数据流的细粒度控制，提高并行度和效率，降低端到端执行时间。

系统层面——定义灵衢总线，重构计算系统互联协议，实现超节点的统一内存编址和原生内存语义，大幅降低系统通信时延。

关键数据与产品节奏

• 过去六年，华为基于韬定律已设计量产381款芯片，覆盖通信、计算、终端、车载等领域
• 2026年秋季面世的新麒麟芯片将率先采用逻辑折叠技术
• 预计到2031年，基于韬定律的高端芯片晶体管密度将达到1.4纳米制程同等水平（每平方毫米突破4亿颗晶体管）
• AI计算场景依托三大协同架构落地：统一总线(Unified Bus)、封装近距光互连引擎Hi-ONE（单路带宽8Tb/s）、封装拓扑重构三维折叠(3D Folding)

写在最后

韬定律的本质是将半导体的优化维度从「空间」扩展到「时间」。当物理空间被压缩到极限，时间维度的系统性优化就自然成为下一个主战场。

这套思路与产业界正在探索的Chiplet、先进封装、3D集成方向高度一致——封装和互连技术的进步本质上就是在压缩时间损耗。华为的贡献在于提出了一个统一的理论框架，把分散的技术努力纳入同一个优化目标。

何庭波在演讲结尾强调「未来一定属于开放合作」。韬定律能否真正接替摩尔定律成为新的产业共识，取决于开放生态的建立和全球协作的深度。但至少，一个在物理极限面前仍然有路可走的技术方向，已经摆在了桌面上。

来源：华为官网 · 人民日报 · 新浪财经